Terima kasih telah mengirimkan pertanyaan Anda! Salah satu anggota tim kami akan segera menghubungi Anda.
Terima kasih telah mengirimkan pemesanan Anda! Salah satu anggota tim kami akan segera menghubungi Anda.
Kerangka Materi
Dasar-Dasar Arsitektur RISC-V dan Gambaran Ekosistem
Panorama ISA RISC-V dan Adopsi Industri
- Filosofi ISA terbuka dan lanskap standarisasi RISC-V International
- Model mental RISC-V: Arsitektur Load-Store, File Register, Pengurutan Byte
- Perbandingan dengan ARM, x86, dan POWER: Trade-off untuk arsitektur komputasi heterogen
- Penilaian kematangan ekosistem: SiFive, T-Head, Western Digital, dan komunitas silikon open-source yang berkembang
- Antarmuka standar: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Model Memori dan Kepatuhan ABI
- Spesifikasi Arsitektur Non-Privileged: peta CSR, penanganan pengecualian, dan hierarki memori
- Set instruksi RV32I / RV64I dan kepatuhan ABI untuk portabilitas biner lintas platform
- Konvensi urutan memori dan instruksi barrier untuk sistem multiprosesor
Pemrograman Assembly RISC-V dan Toolchain Kompiler
Pemrograman Instruksi Tingkat Rendah
- Ekstensi instruksi integer dasar (I), perkalian/pembagian (M), dan operasi atomik (A)
- Strategi pemrograman yang sensitif terhadap bitness untuk target RISC-V 32-bit dan 64-bit
- Konvensi pemanggilan dan manajemen stack frame untuk sistem software tertanam dan real-time
Keahlian Toolchain Kompiler
- Toolchain kompiler berbasis LLVM: Clang, LLVM, Binutils untuk kompilasi silang RISC-V
- Skrip linker, segmen, dan konfigurasi tata letak memori untuk lingkungan bare-metal dan RTOS
- Intrinsik kompiler, tingkat optimasi, dan penyetelan kode berbasis profiling
- Alur kerja pengembangan toolchain open-source: membangun, menguji, dan memaketkan toolchain GCC/Clang kustom
Pengembangan Sistem Bertanam dan Sistem Operasi Real-Time
Pemrograman Bare-Metal dan RTOS
- Pemrograman sistem Rust untuk RISC-V: abstraksi nol-biaya, manajemen memori tidak aman, dan pengembangan bare-metal
- Lingkungan No-Std: linker kustom, pengembangan pengemudi perangkat, dan memori I/O terpetakan
- RTOS Zephyr dan pengembangan BSP Buildroot untuk target RISC-V
- Antarmuka periferal: pemrograman GPIO, I2C, SPI, UART, dan kontroler DMA
Optimasi Daya dan Performa
- Gerbang clock, manajemen domain daya, dan optimasi mode hemat daya
- Analisis performa akurat per siklus dengan profiler simulasi dan penghitung performa perangkat keras
- Penyetelan latensi interupsi real-time untuk aplikasi keamanan kritis
Pengembangan Inti Linux dan Bootloader untuk RISC-V
Ekosistem Firmware dan Bootloader
- OpenSBI (implementasi spesifikasi SBI): pengembangan firmware bootloader
- UEFI/EDK II di atas RISC-V: pengembangan stack boot firmware modern
- Porting Coreboot dan U-Boot untuk komputer papan tunggal RISC-V
Integrasi Inti Linux
- Kontribusi ke inti utama RISC-V: overlay device tree, topologi CPU, dan pengembangan pengemudi kontroler interupsi (AIA)
- Pengembangan BSP vendor dan konfigurasi kernel untuk platform SoC kustom
- Dukungan sistem file, stack jaringan, dan dukungan containerisasi (Docker, Kubernetes) pada sistem host RISC-V
Desain SoC RISC-V dan Prototipe FPGA
Arsitektur dan Integrasi SoC Multi-Core
- Metodologi desain Network-on-Chip (NoC) untuk prosesor RISC-V multi-inti
- Koherensi cache Axi4/CHI dan protokol komunikasi antar-prosesor
- Integrasi IP open-source: OpenCores, ChIPS Framework, dan komponen RTL vendor
- Desain matriks bus dan integrasi kontroler memori (DDR, SRAM, eMMC, PCIe)
Prototipe Prosesor Berbasis FPGA
- Sintesis dan implementasi inti RISC-V di FPGA (misalnya, BOOM, VexRiscv, PULP)
- Aserpsi SystemVerilog (SVA) dan metodologi verifikasi fungsional berbasis UVM
- Alat verifikasi formal dan pengujian berbasis properti untuk validasi inti RISC-V
Ekstensi Vektor RISC-V dan Akselerasi Spesifik Domain
Analisis Mendalam Ekstensi RVV (RISC-V Vector)
- Load/store vektor, perkalian-tambah terpadu vektor (VFMA), dan akselerasi komputasi matriks
- Operasi vektor berpanjang variabel (VL, VLEN) untuk eksekusi SIMD yang dioptimalkan untuk beban kerja
- Operasi masker vektor, kontrol segmen, dan fleksibilitas tipe data untuk beban kerja DSP dan ML
Desain DSP Kustom dan Instruksi Spesifik Domain
- Perancangan akselerator spesifik domain melalui ekstensi kustom dan antarmuka operand berbasis CBAR
- Modifikasi frontend kompiler untuk pembuatan instruksi kustom dan emisi kode
- Strategi partisi perangkat keras-software untuk integrasi akselerator pada SoC produksi
Akselerasi AI dan Machine Learning Edge di atas RISC-V
Desain dan Integrasi NPU untuk Prosesor RISC-V
- Arsitektur Neural Processing Unit: array sistolik, inti tensor, dan kompresi bobot untuk akselerasi AI on-chip
- Teknik kuantisasi model (INT8, INT4, FP8) untuk penyiapan di edge pada RISC-V
- Kompatibilitas framework: TensorFlow Lite Micro, ONNX Runtime, dan PyTorch Edge pada target RISC-V
Komputasi Heterogen untuk Beban Kerja AI
- Co-design CPU host RISC-V dengan akselerator NPU AI untuk pipeline inferensi real-time
- Optimasi subsistem memori: manajemen bandwidth HBM/DDR untuk bobot dan aktivasi model ML
- Anggaran termal dan daya untuk sistem inferensi AI edge
Keamanan Perangkat Keras dan Komputasi Konfidensial di atas RISC-V
Perlindungan Memori Fisik dan Eksekusi Terpercaya
- Physical Memory Protection (PMP) dan mekanisme keamanan Page Table walker
- Arsitektur Secure Enclave/TEE untuk RISC-V: integrasi OP-TEE, lingkungan eksekusi terpercaya kelas SEV
- Keamanan rantai boot: akar kepercayaan, boot aman, dan atestasi peluncuran terukur
Akselerasi Kriptografi
- Ekstensi kriptografi RISC-V (Zk, Zkr, ekstensi K): akselerasi SHA, AES, RSA, RSA-PSS, dan ECC
- Integrasi kriptografi pasca-kuantum (PQC) untuk prosesor RISC-V generasi berikutnya
- Teknik mitigasi serangan side-channel: pemrograman waktu konstan, masking, dan generator bilangan acak perangkat keras
Arsitektur Kustom Lanjut dan Desain Ekstensi ISA
Arsitektur Spesifik Domain dan Ekstensi Instruksi Kustom
- Metodologi desain ekstensi ISA: encoding, tabel encoding, analisis dampak ABI, dan proses pengajuan spesifikasi ke RISC-V International
- Desain file register kustom dengan CBAR (Custom Base Address Registers) untuk dispatch operand
- Pipelining instruksi, deteksi hazard, dan modifikasi pipeline untuk ekstensi kustom
Verifikasi dan Persetujuan Modifikasi Arsitektur Kustom
- Desain testbench untuk ekstensi kustom: generasi stimulus terarah vs acak terkonstrain
- Framework pengujian regresi dan verifikasi berbasis cakupan untuk modifikasi arsitektur
- Pengujian interoperabilitas: memastikan instruksi kustom berfungsi dalam batasan ABI yangmapan
Aplikasi RISC-V Kritis Keamanan dan Otomotif
Keamanan Fungsional dan Kepatuhan Standar Otomotif
- Keamanan fungsional ISO 26262 untuk prosesor RISC-V otomotif
- Klasifikasi ASIL-Q dan pengembangan manual keselamatan untuk IP silikon RISC-V
- Penganganan interupsi deterministik, pasangan inti lockstep, dan perlindungan memori untuk sistem RISC-V kritis keamanan
Aplikasi Real-Time Industri dan Komputasi Edge
- Keamanan SIL IEC 61508 dan penjadwalan deterministik pada platform RISC-V multi-inti
- Pengembangan gateway IoT industri dengan RISC-V: konektivitas, analitik edge, dan sistem pembaruan firmware OTA
Proyek Puncak: Pengembangan Sistem RISC-V Ujung-ke-Ujung
Proyek Siklus Hidup Penuh
- Spesifikasi arsitektur: desain ekstensi ISA dan konfigurasi inti untuk kasus penggunaan yang didefinisikan
- Implementasi RTL dalam SystemVerilog dengan testbench UVM dan cakupan verifikasi formal
- Prototipe FPGA, pengembangan firmware boot, dan integrasi stack pengemudi bare-metal
- Kustomisasi BSP Linux dan toolchain untuk inti RISC-V kustom
- Penyiapan beban kerja AI: integrasi NPU, kuantisasi model, dan benchmarking performa
- Validasi keamanan: penegakan PMP, boot aman, dan benchmarking akselerasi kriptografi
- Dokumentasi arsitektur teknis, analisis strategi IP, dan presentasi tim lintas fungsi
Persyaratan
Tidak ada. (Prasyarat: Tidak ada.)
21 Jam
Testimoni (2)
Penjelasan dan interaktivitas instruktur benar-benar membawa materi dengan baik; meskipun mungkin saya kurang berpengalaman, saya tetap belajar banyak dari pelatihan ini!
Pieter Bruynseels - Spot Buy Center BV
Kursus - Design Patterns
Diterjemahkan Mesin
Saya suka dengan platform yang kami gunakan. Platformnya sangat bagus dan mudah digunakan. Saya juga menyukai bagian tentang TypeScript, terutama pembahasan mengenai namespaces dan modul.
Robert - DB Global Technology
Kursus - JavaScript - Advanced Programming
Diterjemahkan Mesin
