Terima kasih telah mengirimkan pertanyaan Anda! Salah satu anggota tim kami akan segera menghubungi Anda.
Terima kasih telah mengirimkan pemesanan Anda! Salah satu anggota tim kami akan segera menghubungi Anda.
Kerangka Materi
Dasar Arsitektur RISC-V dan Ikhtisar Ekosistem
Pemanduan ISA RISC-V dan Adopsi Industri
- Filosofi ISA terbuka dan lanskap standarisasi RISC-V International
- Model Mental RISC-V: Arsitektur Load-Store, Register File, Pengurutan byte (Byte Ordering)
- Perbandingan dengan ARM, x86, dan POWER: Pertukaran (trade-offs) untuk arsitektur komputasi heterogen
- Penilaian kematangan ekosistem: SiFive, T-Head, Western Digital, dan komunitas silikon open-source yang semakin berkembang
- Antarmuka terstandarisasi: RISC-V Privileged ISA, Lapisan Abstraksi Perangkat Lunak Mesin (MSBL)
Model Memori dan Kepatuhan ABI
- Spesifikasi Arsitektur Tidak Berwenang: peta CSR, penanganan pengecualian, dan hierarki memori
- Himpunan instruksi RV32I / RV64I dan kepatuhan ABI untuk portabilitas biner lintas-platform
- Konvensi pengurutan memori dan instruksi barrier untuk sistem multiprosesor
Pemrograman Assembly RISC-V dan Toolchain Kompilator
Pemrograman Instruksi Level Rendah
- Ekstensi instruksi integer dasar (I), Perkalian/Pembagian (M), Operasi Atomik (A)
- Strategi pemrograman yang sadar bitness (bit-width) untuk target RISC-V 32-bit dan 64-bit
- Konvensi pemanggilan dan manajemen frame tumpukan untuk sistem perangkat lunak tertanam dan real-time
Keahlian Toolchain Kompilator
- Toolchain kompilator berbasis LLVM: Clang, LLVM, Binutils untuk kompilasi silang RISC-V
- Skrip linker, bagian memori, dan konfigurasi tata letak memori untuk lingkungan bare-metal dan RTOS
- Intrinsik kompiler, tingkat optimasi, dan penyetelan kode berbasis pemprofilan
- Alur kerja pengembangan toolchain open-source: membangun, menguji, dan memaketkan toolchain GCC/Clang khusus
Pengembangan Sistem Tertanam dan Sistem Operasi Real-Time
Pemrograman Bare-Metal dan RTOS
- Pemrograman sistem Rust untuk RISC-V: abstraksi tanpa biaya, manajemen memori tidak aman (unsafe), dan pengembangan bare-metal
- Lingkungan No-Std: linker kustom, pengembangan driver perangkat, dan I/O pemetaan memori
- Pengembangan BSP Zephyr RTOS dan Buildroot untuk target RISC-V
- Antarmuka periferal: pemrograman GPIO, I2C, SPI, UART, dan pengontrol DMA
Optimalisasi Daya dan Kinerja
- Gating clock, manajemen domain daya, dan optimalisasi mode daya rendah
- Analisis kinerja akurat siklus (cycle-accurate) dengan profiler simulasi dan penghitung kinerja perangkat keras
- Penyetelan latensi interupsi real-time untuk aplikasi yang bergantung pada keselamatan
Pengembangan Kernel Linux dan Bootloader untuk RISC-V
Firmware Boot dan Ekosistem Bootloader
- OpenSBI (implementasi spesifikasi SBI): pengembangan firmware bootloader
- UEFI/EDK II pada RISC-V: pengembangan tumpukan boot firmware modern
- Porting Coreboot dan U-Boot untuk komputer papan tunggal (single-board) berbasis RISC-V
Integrasi Kernel Linux
- Kontribusi kernel utama RISC-V: lapisan tambahan pohon perangkat (device tree overlays), topologi CPU, dan pengembangan driver pengontrol interupsi (AIA)
- Pengembangan BSP vendor dan konfigurasi kernel untuk platform SoC khusus
- Dukungan sistem file, tumpukan jaringan, dan dukungan kontainerisasi (Docker, Kubernetes) pada sistem host RISC-V
Desain SoC RISC-V dan Prototipe FPGA
Arsitektur dan Integrasi SoC Multi-core
- Metodologi desain Network-on-Chip (NoC) untuk prosesor multi-core RISC-V
- Koherensi cache Axi4/CHI dan protokol komunikasi antar-prosesor
- Integrasi IP open-source: OpenCores, ChIPS Framework, dan komponen RTL vendor
- Desain matriks bus dan integrasi pengontrol memori (DDR, SRAM, eMMC, PCIe)
Prototipe Prosesor Berbasis FPGA
- Sintesis FPGA dan implementasi inti RISC-V (misalnya, BOOM, VexRiscv, PULP)
- Metodologi verifikasi fungsional berbasis UVM dan Aseri SystemVerilog (SVA)
- Alat verifikasi formal dan pengujian berbasis properti untuk validasi inti RISC-V
Ekstensi Vektor RISC-V dan Akselerasi Domain-Spesifik
Pendalaman Ekstensi RVV (RISC-V Vector)
- Memuat/menyimpan vektor, perkalian-tambah terpadu vektor (VFMA), dan akselerasi komputasi matriks
- Operasi vektor panjang variabel (VL, VLEN) untuk eksekusi SIMD yang dioptimalkan untuk beban kerja
- Operasi masker vektor, kontrol segmen, dan fleksibilitas tipe data untuk beban kerja DSP dan ML
Desain Instruksi Domain-Spesifik dan DSP Kustom
- Merancang akselerator domain-spesifik melalui ekstensi kustom dan antarmuka operand berbasis CBAR
- Modifikasi frontend kompilator untuk generasi instruksi khusus dan emisi kode
- Strategi pembagian perangkat keras-perangkat lunak untuk integrasi akselerator dalam SoC produksi
Akselerasi AI dan Pembelajaran Mesin Tepi pada RISC-V
Desain dan Integrasi NPU untuk Prosesor RISC-V
- Arsitektur Neural Processing Unit: array sistolik, inti tensor, dan kompresi bobot untuk akselerasi AI on-chip
- Teknik kuantisasi model (INT8, INT4, FP8) untuk penyebaran tepi pada RISC-V
- Kompatibilitas kerangka kerja: TensorFlow Lite Micro, ONNX Runtime, dan PyTorch Edge pada target RISC-V
Komputasi Heterogen untuk Beban Kerja AI
- Ko-desain CPU host RISC-V dengan akselerator NPU AI untuk pipa inferensi real-time
- Optimalisasi sub-sistem memori: manajemen bandwidth HBM/DDR untuk bobot dan aktivasi model ML
- Penganggaran termal dan daya untuk sistem inferensi AI tepi
Keamanan Perangkat Keras dan Komputasi Rahasia pada RISC-V
Perlindungan Memori Fisik dan Eksekusi Terpercaya
- Perlindungan Memori Fisik (PMP) dan mekanisme keamanan pengambil tabel halaman (Page Table walker)
- Arsitektur Enclave Terpercaya/TEE untuk RISC-V: integrasi OP-TEE, lingkungan eksekusi terpercaya kelas SEV
- Keamanan rantai boot: akar kepercayaan (root of trust), boot aman, dan attestation peluncuran terukur
Akselerasi Kriptografi
- Ekstensi kriptografi RISC-V (Zk, Zkr, Ekstensi K): akselerasi SHA, AES, RSA, RSA-PSS, dan ECC
- Integrasi kriptografi pasca-kuantum (PQC) untuk prosesor RISC-V generasi berikutnya
- Teknik mitigasi serangan saluran samping: pemrograman waktu konstan, pengacakan (masking), dan generator nomor acak perangkat keras
Desain Ekstensi Arsitektur Kustom dan ISA Tingkat Lanjut
Arsitektur Domain-Spesifik dan Ekstensi Instruksi Kustom
- Metodologi desain ekstensi ISA: pengkodean, tabel pengkodean, analisis dampak ABI, dan proses penyerahan spesifikasi RISC-V International
- Desain file register kustom dengan CBAR (Custom Base Address Registers) untuk penjadwalan operand
- Pipelining instruksi, deteksi bahaya, dan modifikasi pipa untuk ekstensi kustom
Verifikasi dan Signoff Modifikasi Arsitektur Kustom
- Desain testbench untuk ekstensi kustom: generasi stimulus terpandu vs. acak terkendali
- Kerangka pengujian regresi dan verifikasi berbasis cakupan untuk modifikasi arsitektur
- Pengujian interoperabilitas: memastikan instruksi khusus berfungsi dalam batasan ABI yang berlaku
Aplikasi Otomotif dan RISC-V Kritis Keselamatan
Kepatuhan Standar Fungsi Keselamatan dan Otomotif
- Kepatuhan fungsi keselamatan ISO 26262 untuk prosesor otomotif RISC-V
- Klasifikasi ASIL-Q dan pengembangan manual keselamatan untuk IP silikon RISC-V
- Penanganan interupsi deterministik, pasangan inti lockstep, dan perlindungan memori untuk sistem RISC-V yang bergantung pada keselamatan
Aplikasi Komputasi Tepi dan Real-Time Industri
- Kepatuhan IEC 61508 SIL dan penjadwalan deterministik pada platform multi-core RISC-V
- Pengembangan gerbang IoT industri dengan RISC-V: konektivitas, analitik tepi, dan sistem pembaruan firmware OTA
Proyek Akhir: Pengembangan Sistem RISC-V Menyeluruh
Prosik Siklus Hidup Penuh
- Spesifikasi arsitektur: desain ekstensi ISA dan konfigurasi inti untuk kasus penggunaan tertentu
- Implementasi RTL dalam SystemVerilog dengan testbench UVM dan cakupan verifikasi formal
- Prototipe FPGA, pengembangan firmware boot, dan integrasi tumpukan driver bare-metal
- Kustomisasi BSP Linux dan toolchain untuk inti RISC-V kustom
- P Deployment beban kerja AI: integrasi NPU, kuantisasi model, dan benchmark kinerja
- Validasi keamanan: penegakan PMP, boot aman, dan benchmark akselerasi kriptografi
- Dokumentasi arsitektur teknis, analisis strategi IP, dan presentasi tim lintas fungsi
21 Jam
Testimoni (2)
Penjelasan dan interaktivitas instruktur benar-benar membawa materi dengan baik; meskipun mungkin saya kurang berpengalaman, saya tetap belajar banyak dari pelatihan ini!
Pieter Bruynseels - Spot Buy Center BV
Kursus - Design Patterns
Diterjemahkan Mesin
Saya suka dengan platform yang kami gunakan. Platformnya sangat bagus dan mudah digunakan. Saya juga menyukai bagian tentang TypeScript, terutama pembahasan mengenai namespaces dan modul.
Robert - DB Global Technology
Kursus - JavaScript - Advanced Programming
Diterjemahkan Mesin
